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  • FPGA或CPLD来开发一个信号转换模块

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  • 发布时间: 2023-07-26 23:34
  • 截止时间: 2023-08-25 23:34
  • 项目周期:详谈
  • 已有竞标: 12
  • 项目标签: FPGA/CPLD
  • 项目预算:¥10000

    当前预算:小于¥10000

    潜在追加预算:暂无

    远期可能追加投入:暂无

  • 现居地址:广东省 广州市 增城市

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项目内容描述

简略描述:将特定图像Sensor的数据转换成我们指定的格式输出即可,输出格式可以是DVP也可以是MIPI。 细节需求: 1. 配置输入 CLK_IN 时钟输入 FS

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