最新竞标项目
序号 | 项目名称 | 项目类型 | 竞标状态 | 竞标日期 |
---|---|---|---|---|
1 | 项目开发 | 通信 | 未中标 | 2017-05-24 15:20:24 |
2 | 需要一名FPGA工程师,设计多通道脉冲采集verilog程序 | 半导体/EDA | 未中标 | 0000-00-00 00:00:00 |
不良记录
最新竞标项目
序号 | 项目名称 | 项目类型 | 竞标状态 | 竞标日期 |
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1 | 项目开发 | 通信 | 未中标 | 2017-05-24 15:20:24 |
2 | 需要一名FPGA工程师,设计多通道脉冲采集verilog程序 | 半导体/EDA | 未中标 | 0000-00-00 00:00:00 |
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