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  • FPGA或者CPLD实现主从之间的高速通讯

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  • 发布时间: 2020-07-08 20:52
  • 截止时间: 2020-08-07 20:52
  • 项目周期:详谈
  • 已有竞标: 10
  • 项目标签: 通讯 嵌入式 FPGA/CPLD 工业控制 智能硬件
  • 项目预算:¥30000

    当前预算:小于¥10000

    潜在追加预算:小于¥10000

    远期可能追加投入:小于¥10000

  • 现居地址:安徽省 滁州市 全椒县

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项目内容描述

1.总体硬件架构为一主多从,从节点最多为64个。 2.主模块和从模块上都是用FPGA或者CPLD,主从之间通过LVDS实
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发包方
    会员身份: 个人
    注册时间:2017-07-17 16:33
    发包数量: 11
    中标次数: 0个
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