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    2019-01-14 14:50

  • 选择承包方

    2019-01-14 14:50

  • 项目工作中

  • 项目完成

  • 发布时间: 2019-01-14 14:50
  • 截止时间: 2019-02-13 14:50
  • 项目周期:详谈
  • 已有竞标: 5
  • 项目标签: FPGA/CPLD
  • 项目预算:¥50000

    当前预算:¥10000-¥50000

    潜在追加预算:暂无

    远期可能追加投入:暂无

  • 现居地址:上海市 南汇区 康桥镇

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小程序

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项目内容描述

职位要求: 1、根据需求进行模块级别的设计,并书写文档; 2、根据设计文档编写代码、调试,测试和维护; 任职要求: 1、本科以上学历,3年以上工作经验,计算机、电子、控制、自动化或相关专业; 2、 精通C语言、VHDL、Verilog、SystemVerilog语言; 3、熟练使用Quart
人气:5602

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发包方
    会员身份: 个人
    注册时间:2014-09-08 14:53
    发包数量: 16
    中标次数: 0个
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