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    2024-07-23 15:29

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    2024-07-23 15:29

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  • 项目完成

  • 发布时间: 2024-07-23 15:29
  • 截止时间: 2024-08-22 15:29
  • 项目周期:详谈
  • 已有竞标: 12
  • 项目标签: FPGA/CPLD
  • 项目预算:¥10000

    当前预算:小于¥10000

    潜在追加预算:暂无

    远期可能追加投入:暂无

  • 现居地址:北京市 东城区 东华门街道

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项目内容描述

波形发生器   功能要求:利用FPGA-ARM开发板实现,通过上位机软件,可对8路同步波形进行周期、高电平时间、相对延时可控。上位机通过USB接口与ARM通讯,读写所要设置的参数,ARM与FPGA通过FMC总线寻址,接收参数,实现波形周期、高电平时间、相对延时等功能。   FPGA功能要求:   1、8路波形周期相同,共用同一计数器实现,计数器时钟:50ns(20MHz) 2、系统周期可设:(1~2)ms,(例如:周期为1ms,计数器最大值:19999;周期为2ms,计数器最大值:39999;) 3、在系统周期确认的条件下,1~7路输出波形高电平可设(50ns×N)μs,上升沿可设(延迟可设); 4、第8路信号为第7路信号反向输出。 5、利用ARM的FMC总线构建参数地址: 地址储存数据(数据位16bit): 地址1:波形周期(计数器最大值);                 地址2:波形1号高电平宽度;                 地址3:波形1上升沿时刻数;                 地址4:波形2号高电平宽度;           &
人气:1321

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  • savetimedc    

    上次登录时间: 145天前
    会员身份: 个人
    注册时间:2016-06-25 19:06
    发包数量: 4
    中标次数: 0个
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