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  • 发布时间: 2021-03-19 11:56
  • 截止时间: 2021-04-18 11:56
  • 项目周期:详谈
  • 已有竞标: 19
  • 项目标签: FPGA/CPLD
  • 项目预算:¥10000

    当前预算:小于¥10000

    潜在追加预算:暂无

    远期可能追加投入:暂无

  • 现居地址:重庆市 渝北区 人和街道

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项目内容描述

用Verilog语言实现24C256的数据读写功能,通过一个写信号上升沿控制写操作,写完毕后进入空闲模式,不对芯片进行操作。通过一个读信号上升沿控制读操作,读完毕后进入空闲状态,顶层设计接口如下所示: module i2c_eeprom(     // 50MHz 时钟输入     input clk,     // 低电平复位     input rst_n,          // I2C数据线     inout sda,     // I2C时钟线     output scl,          //I2C器件地址     input [6:0] slave_addr,     //I2C内部寄存器地址     input [15:0] reg_addr,          //写数据1     input [31:0] write_data1,     //写数据2     input [31:0] write
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