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    2020-08-12 14:35

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    2020-08-12 14:35

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  • 发布时间: 2020-08-12 14:35
  • 截止时间: 2020-09-11 14:35
  • 项目周期:详谈
  • 已有竞标: 12
  • 项目标签: 嵌入式 FPGA/CPLD 智能硬件
  • 项目预算:¥110000

    当前预算:小于¥10000

    潜在追加预算:¥10000-¥50000

    远期可能追加投入:¥10000-¥50000

  • 现居地址:山东省 济南市 历下区

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项目内容描述

在Xilinx AX516将程序移植到Xilinx UV9P 或 INTEL ARRIA 10 GX1150服务器上。 第一阶段需求 在三个共约500K的verilog代码中提取核心逻辑代码,剔除其原有接口代码,移植到FPGA服务器上(阿里云FPGA服务器) 第二阶段 在三个共约400K的verilog代码中提取核心逻辑代码,剔除其原有接口代码,移植到FPGA服务器[83 70 96]上(阿里云FPGA服务器) 第三阶段 移植到FPGA服务器后开发动态链接库(.dll 或者 .so),供上层应用调
人气:2355

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发包方
  • 胡忠瑞  

    上次登录时间: 647天前
    会员身份: 个人
    注册时间:2020-08-12 14:26
    发包数量: 1
    中标次数: 0个
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