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  • 发布项目

    2019-09-29 17:15

  • 选择承包方

    2019-09-29 17:15

  • 项目工作中

  • 项目完成

  • 发布时间： 2019-09-29 17:15
  • 截止时间： 2019-10-29 17:15
  • 项目周期：详谈
  • 已有竞标： 9
  • 项目标签： FPGA/CPLD 测试测量 信号发生器

  • 项目预算：￥50000

    当前预算：￥10000-￥50000

    潜在追加预算：暂无

    远期可能追加投入：暂无

  • 现居地址：江苏省 苏州市 吴中区

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项目内容描述

TTL Specifications  21 individually controlled digital output lines (LVTTL levels, 3.3 V logical “one” unterminated)  4 bracket mounted BNC connectors, impedance matched to 50 ohm, for board  24 BNC connectors for rackmount system, 21 of which are independently controlled output channels  Variable pulses/delays for every TTL line  25 mA output current per TTL line Pulse Parameters (using 500 MHz clock frequency)  2 ns shortest pulse  10 ns shortest interval1  104 days longest pulse/i
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发包方

  • sensornor    

    上次登录时间： 467天前
    会员身份： 个人
    注册时间：2019-09-29 17:10
    发包数量： 1个
    中标次数： 0个
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  • liuzhanchun

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