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  • 发布项目

    2019-03-01 19:24

  • 选择承包方

    2019-03-01 19:24

  • 项目工作中

  • 项目完成

  • 发布时间: 2019-03-01 19:24
  • 截止时间: 2019-03-31 19:31
  • 项目周期:详谈
  • 已有竞标: 1
  • 项目标签: 通讯 嵌入式 FPGA/CPLD 通信 LTE
  • 项目预算:¥30000

    当前预算:¥10000

    潜在追加预算:¥10000

    远期可能追加投入:¥10000

  • 现居地址:北京市 东城区 东华门街道

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项目内容描述

需要用verilog实现LTE的下行同步功能,主要包括时间同步、频率同步、CP检测、FFT、SSS检测这几部分。参考论文在附件里,里面有这些模块的算法原

附件

    LTE系统下行同步算法的研究与实现-已压缩.pdf 下载
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