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    双方达成共识, 此项目已参加线下交易。

    发包方

    a.will 

    接包方

    和曦科技 

    获得的评价

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    评价内容:暂无
    • 发布时间: 2017-10-12 10:03
    • 截止时间: 2017-11-11 10:03
    • 项目周期:3个月
    • 已有竞标: 11
    • 项目标签: FPGA/CPLD 工业控制
    • 预算金额:¥10,000-¥50,000
    • 现居地址:深圳市 宝安区

    项目内容描述

    FPGA 内构nios

    外围接口需要usb2.0, U盘, 低速SD卡,串口, 网口, MCU模式TFT接口,专用并行接口(输出接口), SPI接口

    板载资源emmc(4G), DDR(或SDRAM)


    需要协助做底层软件设计,构建系统, 协助PCB设计。 

    FPGA设计顶层使用原理图方式, 底层使用VHDL或veri-log语言。

    器件优选altera。 

    人气:594
    参与竞标者

竞标方案

项目周期: 发包方要求的开发时间: 3个月

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